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晶體管作為芯片的核心元器件，更小的柵極尺寸能讓芯片上集成更多的晶體管，并帶來性能的提升。Intel公司創始人之一的戈登·摩爾（Gordon Moore）在1965提出：“集成電路芯片上可容納的晶體管數目，每隔18-24個月便會增加一倍，微處理器的性能提高一倍，或價格下降一半。”這在集成電路領域被稱為“摩爾定律”。過去幾十年晶體管的柵極尺寸在摩爾定律的推動下不斷微縮，然而近年來，隨著晶體管的物理尺寸進入納米尺度，造成電子遷移率降低、漏電流增大、靜態功耗增大等短溝道效應越來越嚴重，這使得新結構和新材料的開發迫在眉睫。根據信息資源詞典系統（IRDS2021）報道，目前主流工業界晶體管的柵極尺寸在12nm以上，如何促進晶體管關鍵尺寸的進一步微縮，引起了業界研究人員的廣泛關注。

圖2 隨著摩爾定律的發展，晶體管柵長逐步微縮，本工作實現了亞1納米柵長的晶體管

學術界在極短柵長晶體管方面做出了探索。2012年，日本產業技術綜合研究所在國際電子器件大會（IEDM）報道了基于絕緣襯底上硅實現V形的平面無結型硅基晶體管，等效的物理柵長僅為3納米。2016年，美國的勞倫斯伯克利國家實驗室和斯坦福大學在《科學》（Science）期刊報道了基于金屬性碳納米管材料實現了物理柵長為1納米的平面硫化鉬晶體管。為進一步突破1納米以下柵長晶體管的瓶頸，本研究團隊巧妙利用石墨烯薄膜超薄的單原子層厚度和優異的導電性能作為柵極，通過石墨烯側向電場來控制垂直的MoS2溝道的開關，從而實現等效的物理柵長為0.34nm。通過在石墨烯表面沉積金屬鋁并自然氧化的方式，完成了對石墨烯垂直方向電場的屏蔽。再使用原子層沉積的二氧化鉿作為柵極介質、化學氣相沉積的單層二維二硫化鉬薄膜作為溝道。具體器件結構、工藝流程、完成實物圖如下所示：

圖3 亞1納米柵長晶體管器件工藝流程，示意圖，表征圖以及實物圖

研究發現，由于單層二維二硫化鉬薄膜相較于體硅材料具有更大的有效電子質量和更低的介電常數，在超窄亞1納米物理柵長控制下，晶體管能有效的開啟、關閉，其關態電流在pA量級，開關比可達105，亞閾值擺幅約117mV/dec。大量、多組實驗測試數據結果也驗證了該結構下的大規模應用潛力?；诠に囉嬎銠C輔助設計（TCAD）的仿真結果進一步表明了石墨烯邊緣電場對垂直二硫化鉬溝道的有效調控，預測了在同時縮短溝道長度條件下，晶體管的電學性能情況。這項工作推動了摩爾定律進一步發展到亞1納米級別，同時為二維薄膜在未來集成電路的應用提供了參考依據。

圖4 統計目前工業界和學術界晶體管柵極長度微縮的發展情況，本工作率先達到了亞1納米

上述相關成果以“具有亞1納米柵極長度的垂直硫化鉬晶體管”（Vertical MoS2 transistors with sub-1-nm gate lengths）為題，于3月10日在線發表在國際頂級學術期刊《自然》（Nature）上。論文通訊作者為清華大學集成電路學院任天令教授和田禾副教授，清華大學集成電路學院2018級博士生吳凡、田禾副教授、2019級博士生沈陽為共同第一作者，其他參加研究的作者包括清華大學集成電路學院2020級碩士生侯展、2018級碩士生任杰、2022級博士生茍廣洋、楊軼副教授和華東師范大學通信與電子工程學院孫亞賓副教授。

任天令教授團隊長期致力于二維材料器件技術研究，從材料、器件結構、工藝、系統集成等多層次實現創新突破，先后在《自然》（Nature）、《自然·電子》（Nature Electronics）、《自然·通訊》（Nature Communications）等知名期刊以及國際電子器件會議（IEDM）等領域內頂級國際學術會議上發表多篇論文。清華大學的研究人員得到了國家自然科學基金委、科技部重點研發計劃、北京市自然基金委、北京信息科學與技術國家研究中心等的支持。